Verilog HDL, paramter 와 module, 그리고 delay

#을 여러군데서 써서.. -_-

다른 의미를 지닌 같은 token이라니.. 언어 개발자를 때려주고 싶네!!!

1. DELAY

#는 delay의 용도로 쓰이는데, 단위는 ns이다

단위는 timescale에서 설정한 단위를 따른다.

+

2018.04.13

딜레이에는 세가지 설정이 가능하다

관성지연(inertial) - 캐피시턴스 특성 시뮬레이션, 프리미티브 게이트 전파지연 모델링에 사용

                       - # (rise, fall, turnoff) 세가지 값 설정가능

전달지연(transport = net) - 전기가 전달되는 속도 한계로 인한 시간 지연 시뮬레이션

정규지연(regular) - ???

[링크 : https://blog.naver.com/beahey/90166877125]

[링크 : http://content.inflibnet.ac.in/.../33-7-LM-V1-S1__delay_modeling.pdf]

Explicit Time Delay

#5 // dealy 5ns # 10; // wait 10 ns;

Explicit Propagation Delay

w <= #4 a ^ b; x <= #5 b | c;

[링크 : http://ee.usc.edu/~redekopp/ee457/slides/EE457Unit1b_VerilogDiscussion.pdf]

2. 모듈 초기화 인자

[링크 : http://home.mit.bme.hu/~rtamas/DigitalDesign2/Verilog_Intro_part1_print4.pdf]

module-name #(parameter-assignment) instance-name (module-terminal-list) ;

[링크 : https://electronics.stackexchange.com/.../how-do-i-define-a-module-with-a-modified-parameter-in-verilog]