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  1. 2018.06.28 setup, hold, slack?
  2. 2018.06.08 vga 출력 Hsync, Vsync 파형
  3. 2018.06.05 color bar (BT.471-1)
  4. 2018.05.15 자이로 드리프트
  5. 2018.05.14 balanced unbalanced
  6. 2018.05.02 MFCCs - Mel-frequency cepstral coefficients
  7. 2018.04.22 용어 정리
  8. 2018.04.12 pmos nmos cmos
  9. 2018.04.12 Retiming
  10. 2018.04.12 XNOR ?

timequest 관련 보다 보니 slack 어쩌구 나오길래 검색



디지털 회로에서 여러가지 전기적(?) 특성이 있는데 어떻게 보면

setup time는 전압 변화에 필요한 시간(+안정될때 까지 시간_

hold time는 읽는 측에서 읽는데 필요한 시간

slack time은 사이클에서 여유 시간

(즉, 이게 0이 되면 hold time에 걸리거나 setup time에 걸려서 정상작동 하지 않는?)


[링크 : https://www.nandland.com/articles/setup-and-hold-time-in-an-fpga.html]

[링크 : http://fpga.tistory.com/30] setup, hold

[링크 : http://fpga.tistory.com/40] slack




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Posted by 구차니

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요건.. 내가 640x480을 기준으로 작성해서 출력 안되던 녀석의 파형

Hsync 31.45kHz

Vsync 59.95Hz

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-200 | Flash did not fire | 2018:06:05 12:26:56


다만 Vsync이전의 마지막 Hsync 간격이 이상한게 보이고

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-250 | Flash did not fire | 2018:06:05 12:27:42

계산을 잘못했는지 Hsync 2개가 Vsync 안에 들어가야 하는데 정상적으로 들어가지 않은 듯?

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-160 | Flash did not fire | 2018:06:05 12:29:24



여기는 되는 녀석 찾아서 찍은거

640x480

Hsync 31.21kHz 음.. 조금 낮네?

Vsycn 59.91Hz

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-250 | Flash did not fire | 2018:06:08 13:00:28

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-200 | Flash did not fire | 2018:06:08 13:00:57

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-200 | Flash did not fire | 2018:06:08 13:01:43

눈에 띄는건.. Vsync 동안 두번의 Hsync가 지나가고

Vsync의 끝과 동시에 세번째 Hsync가 시작되어야 한다.

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-160 | Flash did not fire | 2018:06:08 13:02:22


800x600@72

Vsync 72.19Hz(72Hz)

Hsync 48.08kHz

리셋 누르고 있어야 하는 소스라 대충 찍어서 무리무리 ㅠㅠ

아무튼 예상한거랑은 또 다르게 나오네.. 해상도가 달라서 그런거 치고는 sync의 위치가 다른데?

SAMSUNG | SHV-E250S | Aperture priority | Center-weighted average | 1/15sec | F/2.6 | 0.00 EV | 3.7mm | ISO-200 | Flash did not fire | 2018:06:08 13:04:42

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Posted by 구차니

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자주 보는(?) 컬러바차트는 아래와 같은데


ITU-R BT.471-1을 따르는 데

RGB의 출력 패턴을 아래와 같이 (a) 100/0/100/0 의 내용대로 하면 나오는 듯?


[링크 : https://www.itu.int/dms_pubrec/itu-r/rec/bt/R-REC-BT.471-1-198607-I!!PDF-E.pdf]

    [링크 : https://www.itu.int/rec/R-REC-BT.471-1-198607-I/en]

[링크 : http://t-sato.in.coocan.jp/scrolling-h/colorbar.html]

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Posted by 구차니

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자이로 센서는 각속도를 재는 애고

센서의 한계와 적분오차로 인해서 한곳으로 수렴하게 되는데

아마 VR을 사용시에 아래나 위로 쳐박히는 이유가 자이로 드리프트 라는 현상 떄문인듯?


[링크 : http://hs36.tistory.com/32]

[링크 : http://pinkwink.kr/78]


동영상을 보니 내가 경험한 것은 적분 오차인 거지

자이로 드리프트는 아니었던 듯

[링크 : https://www.youtube.com/watch?v=KyXEVN7X43U]

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Posted by 구차니

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밸런스드 이거 디퍼런셜 아닌가?

[링크 : http://goldenears.net/board/ST_KB_byGE/7583]


맞으면서 아니라는 이 기묘한 내용은 머지 ㅠㅠ

밸런스드 시그널링은 그라운드와 동일한 임피던스를 지닌 (쉴드가 있거나 없거나) 두개의 도체

디퍼런셜 시그널링은 반대 극성으로 동일 신호를 전송하는 (쉴드가 있거나 없거나) 두개의 도체

Balanced signaling is two conductors (with an optional shield) that have equal impedance to ground.

Differential signaling is two conductors (with an optional shield) transmitting the same signal at opposite polarity. 

[링크 : http://www.hairballaudio.com/blog/resources/diy-resources/balanced-and-differential]

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Posted by 구차니

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음성 인식 관련 알고리즘..


[링크 : https://blog.naver.com/mylogic/220988857132]

[링크 : https://en.wikipedia.org/wiki/Mel-frequency_cepstrum]

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Posted by 구차니

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Simple PLD - SPLD ?

Complex PLD - CPLD


GAL : Generic Logic Array

PAL :  Programmable Array Logic

PLD : Programmable Logic Device

CPLD : Complex Programmable Logic Device

FPGA : Field Programmable Gate Array 

[링크 : https://www.embeddedrelated.com/showthread/comp.arch.embedded/9278-1.php]

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Posted by 구차니

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HDL에서 여러가지 종류의 primitive로 pmos, nmos, cmos 등을 지원하는데

어떤 용도인지 감이 하나도 안 잡히네..


[링크 : https://www.quora.com/What-is-the-difference-between-NMOS-PMOS-and-CMOS-transistors]

[링크 : http://www.amkor.co.kr/archives/1496]



--

공부할 꺼리

[링크 : https://www.basic4mcu.com/bbs/board.php?bo_table=k7&wr_id=11&page=1]

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Posted by 구차니

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전파속도라던가

게이트 통과에 따른 지연이라던가

이런저런 이유로 인해 패러럴 데이터가 같은 시간이 도착할 수 없으니까

그걸 적절하게 조정해주는걸 리타이밍이라고 함.


라우팅 레벨에서 하는걸까.. 합성레벨에서 해주는 걸까?


[링크 : https://electronics.stackexchange.com/questions/39712/what-is-clock-skew-and-why-can-it-be-negative]

[링크 : http://fpga.tistory.com/40]

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Posted by 구차니

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생각해보면.. XOR에 NOT이 가능한데

XNOR라고 하니 무지 생소한 느낌..


근데....

AND에 NOT이 붙으면 NAND고

OR에 NOT이 붙으면 NOR인데

XOR에 NOT이 붙으면 NXOR가 아니라 왜 XNOR 가 되는거야?



베릴로그 기호로는 둘다 허용

^~

~^

[링크 : https://en.m.wikipedia.org/wiki/XNOR_gate]

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