embeded/ARM2018. 3. 19. 10:38

ARM MPMC(multiport memory controller)

대명사로서 MPMC가 쓰이는 듯?

ARM에도 해당 메모리 컨트롤러가 존재하는 것으로 보인다.


[링크 : https://static.docs.arm.com/ddi0277/f/DDI0277.pdf]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 19. 10:37

multiport memory controller

카페에서 이미지 돌리는데 대역폭 어쩌구 질문에

멀티포트 이야기가 나와서 검색해보니..

일단 과거에(?) VRAM으로 듀얼포트 SDRAM 계열로 생각되는데

해당되는 칩이 어떤게 있는지는 좀 찾아봐야 할 듯..


The MPMC is created by combining the Memory Interface Generator (MIG) core and the AXI Interconnect IP, both of which are provided in the Vivado tools.

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1164.pdf]

[링크 : https://www.xilinx.com/products/intellectual-property/mpmc.html]


[링크 : https://www.altera.co.jp/ja_JP/pdfs/literature/an/an637.pdf]

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Posted by 구차니
embeded/FPGA - XILINX2018. 3. 15. 15:52

xilinx 고속 시리얼 인터페이스

Implementing SMPTE SDI Interfaces with Artix-7 FPGA GTP Transceivers

[링크 : https://www.xilinx.com/support/documentation/application_notes/xapp1097-smpte-sdi-a7-gtp.pdf]


순서도 약자도 모르겠다.

일단 대충 정리하면 아래정도 순서가 되려나?

GTP(3.2~6.6Gbps)

GTR(6.0Gbps)

GTX(12.5Gbps)

GTH(16.3Gbps)

GTZ(28.05Gbps)

GTY(32.75Gbps)

GTM(58.0Gbps)


7 Series and 6 Series(Spartan)

GTP(3.2~6.6Gbps) Power optimized

GTX(12.5Gbps) low jitter and strongest qualization 이니 Xtrong(던킨 커피냐!) 인가?

GTH(16.3Gbps) High performance

GTZ(28.05Gbps) Jitter니까 Z?


UltraScale

GTR(6.0Gbps) integRated? pRotocol?

GTH(16.3Gbps) High performance

GTY(32.75Gbps) X 다음꺼라 Y?

GTM(58.0Gbps) Maximum performance


  • UltraScale+ GTR (6.0 Gb/s): Easiest integration of common protocols to the Zynq Processor Subsystem
  • UltraScale+ GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale+ GTY (32.75 Gb/s): Maximum NRZ performance for the fastest optical and backplane applications; 33G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale GTH (16.3 Gb/s): Low power & high performance for the toughest backplanes
  • UltraScale GTY (30.5 Gb/s): High performance for optical and backplane applications; 30G transceivers for chip-to-chip, chip-to-optics, and 28G backplanes
  • UltraScale+ GTM (58 Gb/s): Maximum performance using PAM4 for 58G chip-to-chip, chip-to-optics, and backplane applications
  • 7 Series GTP (6.6 Gb/s): Power optimized transceiver for consumer and legacy serial standards
  • 7 Series GTX (12.5 Gb/s): Lowest jitter and strongest equalization in a mid-range transceiver
  • 7 Series GTH (13.1 Gb/s): Backplane and optical performance through world class jitter and equalization
  • 7 Series GTZ (28.05 Gb/s): Highest rate, lowest jitter 28G transceiver in a 28nm FPGA
  • Spartan-6 GTP (3.2 Gb/s): Power and cost optimized transceiver for cost-sensitive applications


아무튼.. 웬지 조만간 쓸모없이 이런거 해볼지도...?!

[링크 : https://www.xilinx.com/products/technology/high-speed-serial.html]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug482_7Series_GTP_Transceivers.pdf]

  [링크 : https://www.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf]


공식적인 약어는 없다는데

[링크 : https://forums.xilinx.com/t5/Virtex-Family-FPGAs/What-does-GTP-GTX-stand-for/td-p/18238]


RocketIO를 흡수하면서 생겨난 기술이라. 

그걸 추적하면 무언가 있을거 같은데 찾기 귀찮음..

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Posted by 구차니
embeded/FPGA - ALTERA2018. 3. 3. 13:20

quartus 2 insert template

Quartus 2에 내장된 기능으로

미리 만들어 진 템플릿을 통해 더 효율적으로 HDL을 생성할 수 있다고 한다.

문서 편집기의 아무곳에서 우클릭을 하면 "Insert Template" 를 볼 수 있는데


모듈 단위로 미리 짜여진 코드들이 쭈루룩 뜨게 된다.


그나저나 못보던 문법들이 보이네.. ㅠㅠ


12 Recommended HDL Coding Styles

[링크 : https://www.altera.com/en_US/pdfs/literature/hb/qts/qts-qps-5v1.pdf] 810page 

    [링크 : http://cafe.naver.com/alteratown/8683]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 28. 20:53

de0-nano virtual serial

quartus_stp를 이용해

USB Blaster의 JTAG 시리얼을 이더넷을 통해 볼 수 있도록 하는 내용


verilog 코드는 좀 분석을 해봐야 겠다.

[링크 : http://idlelogiclabs.com/2014/07/12/virtual-com-port-connection-de0-nano-vj-uart/]


+

2018.03.03

내부적으로 vtag모듈은 sld_virtual_jtag 이라는 모듈을 사용하는데

검색을 해보니 altera megafunction 이네..

sld_virtual_jtag sld_virtual_jtag_component (

.ir_out (ir_out),

.tdo (tdo),

.virtual_state_cir (sub_wire0),

.virtual_state_pdr (sub_wire1),

.ir_in (sub_wire2),

.tdi (sub_wire3),

.virtual_state_udr (sub_wire4),

.tck (sub_wire5),

.virtual_state_e1dr (sub_wire6),

.virtual_state_uir (sub_wire7),

.virtual_state_cdr (sub_wire8),

.virtual_state_e2dr (sub_wire9),

.virtual_state_sdr (sub_wire10)

// synopsys translate_off

,

.jtag_state_cdr (),

.jtag_state_cir (),

.jtag_state_e1dr (),

.jtag_state_e1ir (),

.jtag_state_e2dr (),

.jtag_state_e2ir (),

.jtag_state_pdr (),

.jtag_state_pir (),

.jtag_state_rti (),

.jtag_state_sdr (),

.jtag_state_sdrs (),

.jtag_state_sir (),

.jtag_state_sirs (),

.jtag_state_tlr (),

.jtag_state_udr (),

.jtag_state_uir (),

.tms ()

// synopsys translate_on

); 


[링크 : https://www.altera.com.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/ug/ug_virtual_jtag.pdf]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 28. 20:44

fpga uart echo

AVR 할때도 해봤던 예제인데..

이걸 하면 좀 이해가 될 듯?


FPGA를 통해서 UART를 구현하고 데이터를 내부적으로 받아서 다시 보내주는 역활을 하는데

대충 보니.. 결국은 state machine으로 구현되서 내부적으로

프로그램 로직이 작동을 해야만 하는 듯..

FPGA란게 원래 그런건가..?


[링크 : https://github.com/FPGAwars/FPGA-peripherals/tree/master/uart-rx/examples/echo]


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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 26. 16:26

sopc builder -> qsys -> platform designer

SOPC Builder는 Qsys로 대체 되고

Qsys가 Platform Designer로 변신?


이미지로 검색해보면

Qsys나 Platform Designer나 거의 동일하고

SOPC Builder는 Qsys와 유사한데 XP 시절 그래픽 느낌?



SOPC Builder Support

Altera recommends using Qsys, the next-generation system integration tool, for new designs.

[링크 : https://www.altera.com/support/support-resources/design-software/sopc-builder.html]


Platform Designer (formerly Qsys) Support

The Qsys system integration tool in Quartus® Prime software saves time and effort in the FPGA design process by enabling faster system development and design reuse.

[링크 : https://www.altera.com/support/support-resources/design-software/qsys.html]

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Posted by 구차니
embeded/FPGA - ALTERA2018. 2. 26. 15:15

Nios II / Floating Point Hardware 2

카페 질문이 있어서 찾아보니..

FPU 형태로 별도의 하드웨어로 구성되는 Floating Point Hardware라는 IP가 존재한다.


귀찮아서 custom으로 검색!

Hardware랑 Hardware 2가 있다.


2는 2 답게 +-*/(Arithmetic)과 추가적으로 다른 부동소수점 연산을 지원하는데

도표를 보면 성능이 참.. 자비가 없네 ㄷㄷ


Floating Point Hardware는 +-*는 기본으로 제공되고 /에 대해서는 별도 옵션으로 선택해야 한다.


음. VHDL only 라니.. verilog 프로젝트에서는 못쓰나? (먼가 경고 두개 뜨긴 하던데...)

그리고 2500 4-input LE 라는데 Nios2에 비하면 꽤나 큰 로직의 사용인거 같고,

4-input LE가 적은 시리즈라면 치명적일 수도 있겠다.

결정적으로(!) float 인거지 double은 미지원이다.


The characteristics of the FPH2 are:

  • Supports FPH1 operations (add, sub, multiply, divide) and adds support for square root, comparisons, integer conversions, minimum, maximum, negate, and absolute
  • Single-precision floating point values are stored in the Nios II general purpose registers
  • VHDL only
  • Platform Designer support only
  • Single-precision only
  • Optimized for FPGAs with 4-input LEs and 18-bit multipliers
  • GCC and Nios II SBT (Software Build Tools) software support
  • IEEE 754-2008 compliant except for:
    • Simplified rounding
    • Simplified NaN handling
    • No exceptions
    • No status flags
    • Subnormal supported on a subset of operations
  • Binary-compatibility with FPH1
    • FPH1 implements Round-To-Nearest rounding. Because FPH2 implements different rounding, results might be subtly different between the two generations
  • Resource consumption in a typical system:
    • Approximately 2500 4-input LEs
    • Nine 9-bit multipliers
    • Three M9K memories or larger

성능 테이블 8비트 연산

Specifies the 8 bit fixed custom instruction for the operation. 일 경우가 N인데

연산을 위해 8비트 사용자 명령어로 사용했다는 건가?

아무튼 극단적으로 230여배 성능 향상! 이라고 뻥칠 수 있다 ㅋㅋ

안정적으로는 50배 정도 성능향상이 있을 것으로 보인다.

(물론 별도 하드웨어로 통신을 하고 하면서 순수 연산 속도에는 조금 더 낮게 측정 되겠지만)


Table 15.  FPH2 Operation Summary
OperationNCyclesResultSubnormalRoundingGCC Inference
fdivs25516a/bflush-to-0Nearesta/b
fsubs2545a-bflush-to-0Faithfula-b
fadds2535a+bflush-to-0Faithfula+b
fmuls2524a*bflush-to-0Faithfula*b
fsqrts2518sqrt(a)flush-to-0Faithfulsqrtf()
floatis2504int_to_float(a)Does not applyDoes not applyCasting
fixsi2492float_to_int(a)flush-to-0TruncationCasting
round2482float_to_int(a)flush-to-0Nearestlroundf()11
reserved234 to 247Undefinedundefined   
fmins2331(a<b) ? a : bsupportedNonefminf()11
fmaxs2321(a<b) ? b : asupportedNonefmaxf()11
fcmplts2311(a<b) ? 1 : 0supportedNonea<b
fcmples2301(a≤b) ? 1 : 0supportedNonea<=b
fcmpgts2291(a>b) ? 1 : 0supportedNonea>b
fcmpges2281(a≥b) ? 1 : 0supportedNonea>=b
fcmpeqs2271(a=b) ? 1 : 0supportedNonea==b
fcmpnes2261(a≠b) ? 1 : 0supportedNonea!=b
fnegs2251-asupportedNone-a
fabss2241|a|supportedNonefabsf()

[링크 : https://www.altera.com/documentation/cru1439932898327.html]

[링크 : https://www.altera.com/documentation/cru1439932898327.html#lro1432145764151]

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Posted by 구차니
embeded/raspberry pi2018. 2. 23. 19:34

라즈베리 파이 배포용 이미지 만들기

예전부터 찾던건데 잊고 있다가 다시 검색

라즈베리 같은거 보면 img 파일로 배포하는데

내가 아는 img 만드는 방법은 SD 메모리에서 dd로 덤프하는 것 -_-

용량 크면 의미도 없고 작게 만들기 힘들어서

시도해봤던게


dd로 가상 파일 만들고

dd로 만든 파일을 파일시스템 만들어서 마운트 하고

거기다 쑤셔 박고 땡~ 하는 거였는데


전에 회사에서 막상 해보니 정상작동하지 않는 문제가 있어서 완료하지 못했는데

배포하는 방법을 찾으면 될 걸 왜 생각을 못했을까..


[링크 : https://raspberrypi.stackexchange.com/.../build-custom-raspbian-jessie-distribution-image-from-source]

[링크 : https://github.com/RPi-Distro/pi-gen]

[링크 : https://github.com/ShorTie8/my_pi_os]

[링크 : https://github.com/TheSin-/rpi-img-builder]

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Posted by 구차니
embeded/odroid2018. 2. 21. 20:28

odroid u3 libreelec

ir 수신기 어떻게 달지?!


일단 회로 상으로 U3는 GPIO가 몇개 없고 그나마도 1.8V라

VISHAY IR 수신기를 바로 달 수 있을지 모르겠네...

일단 C1이나 C2가 수신기 기본 장착이라 검색해보면 C1/C2만 나오지 U3 내용은 안나온다 ㅠㅠ


[링크 : https://forum.libreelec.tv/thread/5560-libreelec-odroid-u2-u3-support/]

[링크 : https://forum.odroid.com/viewtopic.php?f=80&t=5436]

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Posted by 구차니

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